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The Y architecture for on-chip interconnect: analysis and methodology

机译：片上互连的Y架构：分析和方法

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作者
Hongyu Chen; Student Member; Chung-kuan Cheng; Andrew B. Kahng; Ion I. Măndoiu; Qinke Wang; Bo Yao;
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年度 2013
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1. The Y architecture for on-chip interconnect: analysis and methodology [J] . Hongyu Chen, Chung-Kuan Cheng, Kahng A.B., IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems . 2005,第4期

机译：片上互连的Y架构：分析和方法
2. Extensible On-Chip Interconnect Architecture and Routing Methodology for NOC [J] . Y. L. Ajay Kumar, D. Satyanarayana, D. Vishnu Vardhan Indian Journal of Science and Technology . 2017,第38期

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3. Methodology for adapting on-chip interconnect architectures [J] . Suboh S., Narayana V., Bakhouya M., Computers & Digital Techniques, IET . 2014,第3期

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4. The Y-architecture for on-chip interconnect: analysis and methodology [C] . Hongyu Chen, Chung-Kuan Cheng, Kahng, . 2003

机译：片上互连的Y架构：分析和方法
5. Design methodologies for on-chip inductive interconnect. [D] . El-Moursy, Magdy A. 2004

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6. Development of a Non-Invasive On-Chip Interconnect Health Sensing Method Based on Bit Error Rates [O] . Insun Shin, Kyoungmin Koo, Daeil Kwon 2018

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7. Staggered latch bus: A reliable offset switched architecture for long on-chip interconnect [O] . Eze, M., Ozturk O., Narayanan V. 2013

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